Los procesadores de recocido de doble escalable superan la capacidad y los límites de precisión

El sistema propuesto permite la expansión simultánea del número de giros y el ancho de bits de interacción utilizando múltiples chips LSI idénticos, lo que resulta en soluciones más precisas y eficientes para problemas de optimización combinatoria. Crédito: Takayuki Kawahara de la Universidad de Ciencias de Tokio, Japón

Los problemas de optimización combinatoria (COP) surgen en varios campos, como la programación de turnos, el enrutamiento de tráfico y el desarrollo de fármacos. Sin embargo, son difíciles de resolver el uso de computadoras tradicionales en un plazo práctico.

Alternativamente, los procesadores de recocido (AP), que son hardware especializado para resolver policías, han ganado una atención significativa. Se basan en el modelo ISING, en el que las variables COP se presentan como giros magnéticos y restricciones como interacciones entre los giros. Se obtienen soluciones al encontrar el estado de giro que minimiza la energía del sistema.

Hay dos tipos de modelos ISing, el modelo escasamente acoplado y el modelo totalmente acoplado. Los modelos escasamente acoplados ofrecen una alta escalabilidad al permitir más giros, pero requieren que los policías se transformen para que se ajusten al modelo. Los modelos totalmente acoplados, por otro lado, permiten que cualquier COP se mapee directamente sin transformación, lo que los hace muy deseables.

Sin embargo, tienen capacidad limitada (número de giros) y precisión (ancho de bits de interacción). Si bien los estudios anteriores han implementado modelos de totalidad utilizando una estructura escalable que puede aumentar la capacidad utilizando circuitos integrados específicos de la aplicación (ASIC), su ancho de bits de interacción es fijo, lo que dificulta la resolución de COP es difícil de resolver.

En un estudio novedoso, un equipo de investigación de Japón, dirigido por el profesor Takayuki Kawahara del Departamento de Ingeniería Eléctrica de la Universidad de Ciencias de Tokio, Japón, ha desarrollado un innovador sistema de procesamiento de recocido dual escalable (DSAPS) que puede escalar simultáneamente tanto la capacidad como la precisión utilizando la misma estructura escalable. Su estudio aparece en la revista IEEE Access y se presentó en la Conferencia Internacional de Microelectrónica 2024 sobre Microelectrónica.

DSAPS logra la doble escalabilidad manipulando bloques ∆E, responsables de calcular la energía del sistema, utilizando dos estructuras. es decir, la estructura convencional de alta capacidad y una nueva estructura de alta precisión. Cada bloque ∆E es equivalente a un chip integrado (LSI) a gran escala en una placa AP basada en CMOS e incluye la matriz de interacción y los giros.

La estructura de alta capacidad divide cada bloque ∆E en subbloqueos más pequeños que se calculan por separado y luego se suman mediante un bloque de control en la placa AP. Esto permite que el número de giros aumente simplemente subdividiendo el bloque ∆E en más subbloqueos.

La estructura de alta precisión permite que múltiples bloques ∆E, con los mismos números de giro e interacciones, se calculen en diferentes niveles de bits. El bloque de control luego combina sus cálculos realizando cambios de bits, lo que resulta en un mayor ancho de bits de interacción general. Por ejemplo, un sistema con cuatro bloques ∆E que funcionan a diferentes niveles de bits con un solo bloque de control pueden manejar cuatro veces el ancho de bit de interacción original.

“DSAPS es un sistema revolucionario que permite la expansión simultánea del número de giros y el ancho de bits de interacción mediante el control de múltiples chips LSI idénticos con un bloque de control de matriz de compuerta programable de campo único”, explica el profesor Kawahara. “Además, este sistema se puede utilizar para modelos ising spletamente acoplados y totalmente acoplados”.

Para demostrar la practicidad del sistema, los investigadores implementaron dos configuraciones DSAPS en una placa CMOS-AP que usa hilos de spin: uno con 2,048 giros, con interacciones de 10 bits y cuatro hilos, y otro con 1.024 giros, interacciones de 37 bits y dos hilos. Esta es una mejora considerable sobre los ASIC, que generalmente tienen anchos de bits de interacción de solo 4 a 8 bits.

Las pruebas de validación sobre problemas de corte máximo mostraron que ambos DSAP alcanzaron una precisión más del 99% en comparación con los resultados teóricos más conocidos. Sin embargo, en el problema de la mochila 0-1, los DSAP con interacción de 10 bits mostraron una gran desviación promedio del 99%, mientras que la configuración de 37 bits mostró una desviación promedio mucho menor de solo 0.73%, cerca de la observada en las emulaciones basadas en CPU. Esto resalta la importancia de seleccionar una configuración DSAPS que se alinee con las características del COP objetivo.

“Este sistema será crucial en el desarrollo de AP escalables para resolver policías complejos del mundo real”, comenta el profesor Kawahara. “Nuestro departamento ha estado promoviendo la investigación sobre la implementación de LSI de máquinas ising totalmente acopladas durante los últimos 10 años. A partir de 2025, este sistema se incorporará como uno de los experimentos de estudiantes para todos los estudiantes de tercer año, mejorando la educación de diseño de semiconductores”.

En general, este estudio marca un avance significativo para el desarrollo de máquinas ISing escalables, de alta precisión y totalmente acopladas, con aplicaciones prometedoras en varios campos.

Más información: Dong Cui et al, sistema de procesamiento de recocido dual escalable que escala el número de giros y el ancho de bit de interacción simultáneamente, IEEE Access (2025). Doi: 10.1109/access.2025.3553542

Proporcionado por la Universidad de Ciencias de Tokio

Cita: los procesadores de recocido de doble escalable superan los límites de capacidad y precisión (2025, 28 de abril) Recuperado el 28 de abril de 2025 de https://techxplore.com/news/2025-04-dual-scalable-gnealing-capacity.html

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